IBM unterstützt Topographical-Technology von Syn

IBM unterstützt Topographical-Technology von Synopsys Design Compiler zur Beschleunigung von ASIC-Entwürfen München, Deutschland (ots/PRNewswire) - - Maximal 5% Abweichung zwischen Synthese und Layout ist Schlüssel zu vorhersagbarem ASIC-Design-Flow Synopsys, Inc. (Nasdaq: SNPS), ein weltweit führender Anbieter von Software zum Entwurf integrierter Schaltungen, gibt bekannt, dass IBM seine Design-Kits für anwendungsspezifische integrierte Schaltungen (ASIC) auf 90-Nanometer-(nm)- und 65-nm-Basis zur Unterstützung der Topographical-Technology erweitert hat. Synopsys Design-Compiler(R)-Topographical-Technology ermöglicht IBMs ASIC-Kunden, die Korrelation zwischen den während der Synthese erzielten Entwurfsergebnissen hinsichtlich Timing und Power sowie den Ergebnissen nach Layout zu erhöhen. Dadurch entfällt die Notwendigkeit zeitraubender Iterationen zwischen Synthese und Layout, um Design-Closure zu erreichen, so dass der gesamte Entwurfsprozess signifikant beschleunigt wird. "Wir sind von den Ergebnissen, die wir durch Einsatz der Topographical-Technology erzielt haben, sehr angetan. Während unserer Evaluation wichen die Syntheseergebnisse in allen Fällen um maximal 5 Prozent von jenen der tatsächlichen physikalischen Implementierung ab. Eine gute Korrelation zwischen Synthese und Layout ist entscheidend für einen vorhersagbaren RTL-To-GDSII-Flow," kommentiert Richard Busch, Director of ASIC Products and Services bei IBM Global Engineering Solutions. "Wir haben die Topographical-Technology in unseren 90nm- und 65nm-basierten Design-Kits verfügbar gemacht, um die ASIC-Entwurfszeit für unsere Kunden zu verkürzen." Design-Compiler-Topographical-Technology und die Entwurfsplattform Galaxy(TM) verwenden gemeinsam Technologien, um endgültige Entwurfsergebnisse hinsichtlich Timing, Chipfläche, Testbarkeit und Leistungsaufnahme bereits während der Synthese akkurat vorherzusagen. Sie befähigen RTL-Designer, Post- Layout-Ergebnisse exakt abzuschätzen. Um sicherzustellen, dass ihr Design die geforderte Performance erreicht, können IBMs ASIC-Kunden durch Anwendung der auf Synopsys Topographical-Technology basierten Methodik geeignete Korrekturmassnahmen ergreifen, noch bevor die Netzliste zur physikalischen Implementierung an IBM übergeben wird. Folglich erhält IBM von seinen Kunden qualitativ bessere Netzlisten, welche die physikalische Implementierung beschleunigen und die Performance-Ziele erreichen. "Eine wachsende Zahl von ASIC-Anbietern führt die Topographical-Technology ein, um ihren Design-Flow zu rationalisieren," bemerkt Antun Domic, Senior Vice President und General Manager der Implementation Group bei Synopsys. "Die Unterstützung durch IBM ermöglicht den ASIC-Kunden, von den Vorteilen der Topographical-Technology zu profitieren und ihre anspruchvollsten ASICs viel schneller, vorhersagbarer und mit weniger Iterationen fertigzustellen." Über Synopsys Synopsys, Inc. (Nasdaq:SNPS) ist ein weltweit führender Anbieter von Electronic-Design-Automation-(EDA)-Software für das Chipdesign. Das Unternehmen liefert technologie-führende Halbleiter-Designs- und Verifikationsplattformen sowie IC-Fertigungssoftware für den weltweiten Elektronikmarkt und ermöglicht die Entwicklung und Herstellung komplexer Systems-On-Chip (SoC). Synopsys bietet auch Intellectual-Property-(IP)- und Consultingleistungen an, um den gesamten IC-Entwurfsprozess für seine Kunden zu vereinfachen und die Time-to-Market zu verkürzen. Synopsys hat ihren Hauptsitz in Mountain View, Kalifornien/U.S.A., und unterhält mehr als 60 Zweigstellen in Nordamerika, Europa, Japan und Asien. Weitere Informationen erhalten Sie unter http://www.synopsys.com . Synopsys und Design Compiler sind eingetragene Warenzeichen von Synopsys, Inc. Galaxy ist ein Warenzeichen von Synopsys, Inc. Alle anderen in dieser Mitteilung erwähnten Warenzeichen oder eingetragenen Warenzeichen sind geistiges Eigentum ihrer jeweiligen Besitzer. Website: http://www.synopsys.com Originaltext: Synopsys, Inc.

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